其他參考：主要是區(qū)分moore狀態(tài)機(jī)和mealy狀態(tài)機(jī)的。
[原創(chuàng)][FPGA]有限狀態(tài)機(jī)FSM學(xué)習(xí)筆記（一）
[轉(zhuǎn)載][FPGA]有限狀態(tài)機(jī)FSM學(xué)習(xí)筆記（二）
[筆記](méi)[FPGA]有限狀態(tài)機(jī)FSM學(xué)習(xí)筆記（三）
數(shù)字系統(tǒng)有兩大類有限狀態(tài)機(jī)（Finite State Machine，F(xiàn)SM）：摩爾（Moore）狀態(tài)機(jī)和米勒（Mealy）狀態(tài)機(jī)。
Moore狀態(tài)機(jī)
其最大特點(diǎn)是輸出只由當(dāng)前狀態(tài)確定，與輸入無(wú)關(guān)。Moore狀態(tài)機(jī)的狀態(tài)圖中的每一個(gè)狀態(tài)都包含一個(gè)輸出信號(hào)。這是一個(gè)典型的Moore狀態(tài)機(jī)的狀態(tài)跳轉(zhuǎn)圖，x、y、z是輸入，a、b、c是輸出。
Mealy狀態(tài)機(jī)
它的輸出不僅與當(dāng)前狀態(tài)有關(guān)系，而且與它的輸入也有關(guān)系，因而在狀態(tài)圖中每條轉(zhuǎn)移邊需要包含輸入和輸出的信息。
狀態(tài)編碼
數(shù)字邏輯系統(tǒng)狀態(tài)機(jī)設(shè)計(jì)中常見(jiàn)的編碼方式有：二進(jìn)制碼（Binary碼）、格雷碼（Gray碼）、獨(dú)熱碼（One-hot碼）。
二進(jìn)制編碼也可稱連續(xù)編碼，也就是碼元值的大小是連續(xù)變化的。如S0=3'd0, S1=3'd1, S2=3'd2, S3=3'd3 ... ...
格雷碼的相鄰碼元值間只有一位是不同的，如S0=3'b000, S1=3'b001, S2=3'b011, S3=3'b010 ... ... 普通二進(jìn)制碼與格雷碼之間可以相互轉(zhuǎn)換。
二進(jìn)制碼轉(zhuǎn)換為格雷碼：從最右邊一位起，依次與左邊一位“異或”，作為對(duì)應(yīng)格雷碼該位的值，最左邊的一位不變（相當(dāng)于最左邊是0）。
格雷碼轉(zhuǎn)換為二進(jìn)制碼：從左邊第二位起，將每一位與左邊一位解碼后的值“異或”，作為該解碼后的值（最左邊的一位依然不變）。
獨(dú)熱碼值每個(gè)碼元值只有一位是'1',其他位都是'0',如S0=3'b001, S1=3'b010, S2=3'b100 ... ...獨(dú)熱碼又分為獨(dú)熱1碼和獨(dú)熱0碼，是一種特殊的二進(jìn)制編碼方式。當(dāng)任何一種狀態(tài)有且僅有一個(gè)1時(shí)，就是獨(dú)熱1碼，相反任何一種狀態(tài)有且僅有一個(gè)0時(shí)，就是獨(dú)熱0碼。
二進(jìn)制編碼、格雷碼編碼使用最少的觸發(fā)器，消耗較多的組合邏輯，而獨(dú)熱碼編碼反之。獨(dú)熱碼編碼的最大優(yōu)勢(shì)在于狀態(tài)比較時(shí)僅僅需要比較一個(gè)位，從而一定程度上簡(jiǎn)化了譯碼邏輯。雖然在需要表示同樣的狀態(tài)數(shù)時(shí)，獨(dú)熱編碼占用較多的位，也就是消耗較多的觸發(fā)器，但這些額外觸發(fā)器占用的面積可與譯碼電路省下來(lái)的面積相抵消。
在CPLD中，由于器件擁有較多的組合邏輯資源，所以CPLD多使用二進(jìn)制編碼或格雷碼，而FPGA更多地提供觸發(fā)器資源，所以在FPGA中多使用獨(dú)熱碼編碼。當(dāng)然，這并不是說(shuō)在FPGA中就非得用獨(dú)熱編碼，在CPLD中不能用獨(dú)熱編碼，一般的，對(duì)于小型設(shè)計(jì)（狀態(tài)數(shù)小于4）使用二進(jìn)制編碼，當(dāng)狀態(tài)數(shù)處于4-24之間時(shí)，宜采用獨(dú)熱碼編碼，而大型狀態(tài)機(jī)（狀態(tài)數(shù)大于24）使用格雷碼更高效。
二進(jìn)制碼（Binary）和格雷碼（Gray） 屬于壓縮狀態(tài)編碼，這種編碼的優(yōu)點(diǎn)是使用的狀態(tài)向量最少，但是需要較多的邏輯資源用來(lái)狀態(tài)譯碼。二進(jìn)制碼從一個(gè)狀態(tài)轉(zhuǎn)換到相鄰狀態(tài)時(shí)，可能有多個(gè)比特位發(fā)生變化，易產(chǎn)生中間狀態(tài)轉(zhuǎn)移問(wèn)題，狀態(tài)機(jī)的速度也要比采用其它編碼方式慢。格雷碼兩個(gè)相鄰的碼值僅有一位就可區(qū)分，這將會(huì)減少電路中相鄰物理信號(hào)線同時(shí)變化的情況，因而可以減少電路中的電噪聲。Johnson碼也有同樣的特點(diǎn)，但是要用較多的位數(shù)。
獨(dú)熱碼（One-hot）指對(duì)任意給定的狀態(tài)，狀態(tài)寄存器中只有1位為1，其余位都為0。n狀態(tài)的有限狀態(tài)機(jī)需要n個(gè)觸發(fā)器，但這種有限狀態(tài)機(jī)只需對(duì)寄存器中的一位進(jìn)行譯碼，簡(jiǎn)化了譯碼邏輯電路，額外觸發(fā)器占用的面積可用譯碼電路省下來(lái)的面積抵消。當(dāng)設(shè)計(jì)中加入更多的狀態(tài)時(shí)，譯碼邏輯沒(méi)有變得更加復(fù)雜，有限狀態(tài)機(jī)的速度僅取決于到某特定狀態(tài)的轉(zhuǎn)移數(shù)量，而其它類型有限狀態(tài)機(jī)在狀態(tài)增加時(shí)速度會(huì)明顯下降。獨(dú)熱碼還具有設(shè)計(jì)簡(jiǎn)單、修改靈活、易于綜合和調(diào)試等優(yōu)點(diǎn)。獨(dú)熱碼相對(duì)于二進(jìn)制碼，速度快但占用面積大。
狀態(tài)機(jī)的描述
狀態(tài)機(jī)有三種描述方式：一段式狀態(tài)機(jī)、兩段式狀態(tài)機(jī)、三段式狀態(tài)機(jī)。下面就用一個(gè)小例子來(lái)看看三種方式是如何實(shí)現(xiàn)的。
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一段式狀態(tài)機(jī)
當(dāng)把整個(gè)狀態(tài)機(jī)寫在一個(gè)always模塊中，并且這個(gè)模塊既包含狀態(tài)轉(zhuǎn)移，又含有組合邏輯輸入/輸出時(shí)，稱為一段式狀態(tài)機(jī)。不推薦采用這種狀態(tài)機(jī)，因?yàn)閺拇a風(fēng)格方面來(lái)講，一般都會(huì)要求把組合邏輯和時(shí)序邏輯分開(kāi)；從代碼維護(hù)和升級(jí)來(lái)說(shuō)，組合邏輯和書序邏輯混合在一起不利于代碼維護(hù)和修改，也不利于約束。
//一段式狀態(tài)機(jī)的實(shí)現(xiàn)：在異步復(fù)位信號(hào)的控制下，一段式狀態(tài)機(jī)進(jìn)入IDLE
//狀態(tài)，q_sig4被復(fù)位，一旦sig1或者sig2有效，狀態(tài)機(jī)進(jìn)入WAIT狀態(tài)，如果
//sig1和sig2同時(shí)有效，那么狀態(tài)機(jī)進(jìn)入DONE狀態(tài)，
//如果sig4還有效，那么q_sig4置位，同時(shí)狀態(tài)機(jī)進(jìn)入IDLE狀態(tài)。
module one_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4,q_sm_state);
//數(shù)據(jù)聲明部分
input clk,reset,sig1,sig2,sig3;
output reg q_sig4;
output reg [1:0] q_sm_state;
//參數(shù)聲明
parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;
//狀態(tài)跳轉(zhuǎn)邏輯程序設(shè)計(jì)
always @(posedge clk or posedge reset)
begin
if(reset)
begin
q_sig4 <= 0;
q_sm_state <= IDLE;
end
else
begin
case(q_sm_state)
IDLE: begin
if(sig1 || sig2)
begin
q_sm_state <= WAIT;
q_sig4 <= 1'b0;
end
else
begin
q_sm_state <= IDLE;
q_sig4 <= 1'b0;
end
end
WAIT: begin
if(sig2 && sig3)
begin
q_sm_state <= DONE;
q_sig4 <= 1'b0;
end
else
begin
q_sm_state <= WAIT;
q_sig4 <= 1'b0;
end
end
DONE:begin
if(sig3)
begin
q_sm_state <= IDLE;
q_sig4 <= 1'b1;
end
else
begin
q_sm_state <= DONE;
q_sig4 <= 1'b0;
end
end
default: begin
q_sm_state <= IDLE;
q_sig4 <= 0;
end
endcase
end
end
endmodule
-
兩段式狀態(tài)機(jī)
所謂的兩段式狀態(tài)機(jī)就是采用一個(gè)always語(yǔ)句來(lái)實(shí)現(xiàn)時(shí)序邏輯，另外一個(gè)always語(yǔ)句來(lái)實(shí)現(xiàn)組合邏輯，提高了代碼的可讀性，易于維護(hù)。不同于一段式狀態(tài)機(jī)的是，它需要定義兩個(gè)狀態(tài)----現(xiàn)態(tài)和次態(tài)，然后通過(guò)現(xiàn)態(tài)和次態(tài)的轉(zhuǎn)換來(lái)實(shí)現(xiàn)時(shí)序邏輯。
//本例主要采用兩段式狀態(tài)機(jī)：在異步復(fù)位信號(hào)的控制下，一段式狀態(tài)機(jī)進(jìn)入IDLE
//狀態(tài)，q_sig4被復(fù)位，一旦sig1或者sig2有效，狀態(tài)機(jī)進(jìn)入WAIT狀態(tài)，如果sig1和sig2同時(shí)有效，那么
//狀態(tài)機(jī)進(jìn)入DONE狀態(tài)，如果sig4還有效，那么q_sig4置位，同時(shí)狀態(tài)機(jī)進(jìn)入IDLE狀態(tài)。
module two_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4);
//數(shù)據(jù)聲明部分
input clk,reset,sig1,sig2,sig3;
output reg q_sig4;
reg [1:0] current_state, next_state;
//參數(shù)聲明
parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;
//狀態(tài)跳轉(zhuǎn)程序設(shè)計(jì)
always @(posedge clk or posedge reset)
if(reset)
current_state <= IDLE;
else
current_state <= next_state;
//狀態(tài)邏輯輸出
always @(current_state or sig1 or sig2 or sig3)
begin
case(current_state)
IDLE: begin
if(sig1 || sig2)
begin
next_state = WAIT;
q_sig4 = 1'b0;
end
else
begin
next_state = IDLE;
q_sig4 = 1'b0;
end
end
WAIT: begin
if(sig2 && sig3)
begin
next_state = DONE;
q_sig4 = 1'b0;
end
else
begin
next_state = WAIT;
q_sig4 = 1'b0;
end
end
DONE:begin
if(sig3)
begin
next_state = IDLE;
q_sig4 = 1'b1;
end
else
begin
next_state = DONE;
q_sig4 = 1'b0;
end
end
default: begin
next_state = IDLE;
q_sig4 = 0;
end
endcase
end
endmodule
-
三段式狀態(tài)機(jī)
三段式狀態(tài)機(jī)與兩段式狀態(tài)機(jī)的區(qū)別：兩段式直接采用組合邏輯輸出，而三段式則通過(guò)在組合邏輯后再增加一級(jí)寄存器來(lái)實(shí)現(xiàn)時(shí)序邏輯輸出。這樣做的好處是可以有效地濾去組合邏輯輸出的毛刺，同時(shí)可以有效地進(jìn)行時(shí)序計(jì)算與約束，另外對(duì)于總線形式的輸出信號(hào)來(lái)說(shuō)，容易使總線數(shù)據(jù)對(duì)齊，從而減小總線數(shù)據(jù)間的偏移，減小接收端數(shù)據(jù)采樣出錯(cuò)的頻率。
三段式狀態(tài)機(jī)的基本格式是：第一個(gè)always語(yǔ)句實(shí)現(xiàn)同步狀態(tài)跳轉(zhuǎn)；第二個(gè)always語(yǔ)句實(shí)現(xiàn)組合邏輯；第三個(gè)always語(yǔ)句實(shí)現(xiàn)同步輸出。
//本例主要采用三段式狀態(tài)機(jī)：在異步復(fù)位信號(hào)的控制下，一段式狀態(tài)機(jī)進(jìn)入IDLE
//狀態(tài)，q_sig4被復(fù)位，一旦sig1或者sig2有效，狀態(tài)機(jī)進(jìn)入WAIT狀態(tài)，如果sig1和sig2同時(shí)有效，那么
//狀態(tài)機(jī)進(jìn)入DONE狀態(tài)，如果sig4還有效，那么q_sig4置位，同時(shí)狀態(tài)機(jī)進(jìn)入IDLE狀態(tài)。
module three_seg_fsm(clk,reset,sig1,sig2,sig3,q_sig4);
//數(shù)據(jù)聲明部分
input clk,reset,sig1,sig2,sig3;
output reg q_sig4;
reg [1:0] current_state, next_state;
//參數(shù)聲明
parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;
//狀態(tài)跳轉(zhuǎn)程序設(shè)計(jì)
always @(posedge clk or posedge reset)
if(reset)
current_state <= IDLE;
else
current_state <= next_state;
//狀態(tài)跳轉(zhuǎn)輸出
always @(current_state or sig1 or sig2 or sig3)
begin
case(current_state)
IDLE: begin
if(sig1 || sig2)
begin
next_state = WAIT;
end
else
begin
next_state = IDLE;
end
end
WAIT: begin
if(sig2 && sig3)
begin
next_state = DONE;
end
else
begin
next_state = WAIT;
end
end
DONE:begin
if(sig3)
begin
next_state = IDLE;
end
else
begin
next_state = DONE;
end
end
default: begin
next_state = IDLE;
end
endcase
end
//邏輯輸出
always @(posedge clk or posedge reset)
if(reset)
q_sig4 <= 1'b0;
else
begin
case(next_state)
IDLE,
WAIT: q_sig4 <= 1'b0;
DONE: q_sig4 <= 1'b1;
default: q_sig4 <= 1'b0;
endcase
end
endmodule
