問題 一：項目案例一發現SD讀寫數據不穩定，插拔有時候未能識別。
調查：
1、測試插入SD卡或者讀寫數據時候，發現時鐘信號有下沖現象，其他數據正常；
2、解決時鐘下沖問題；
3、去掉CLK腳濾波電容，串聯150歐姆電阻即OK。
知識拓展一：
美國一家著名的電子系統制造商的工程師們最近十分困惑： 一個6來一直能穩定可靠工作的成熟產品最近卻不能正常運行了。設計上未做任何修改， 唯一不同的是所采購的電子元器件均采用了新的器件工藝技術，使得現在的每一個芯片都成為高速器件， 正是這些高速器件應用中的信號完整性問題導致了其產品的失效。信號完整性問題的真正起因是不斷縮減的信號上升和下降的時間，使得PCB板上的每一條布線由理想的導線轉變成為復雜的傳輸線。如今傳輸線效應已經成為制約高速信號數字系統能否正常工作最關鍵的因素。高速 PCB互聯信號線構成了傳輸線, PCB信號線如果有阻抗不匹配的地方就會出現信號的反射。在典型的數字系統中， 驅動器的輸出阻抗 Zs通常小于 PCB信號線的特征阻抗Z0。而PCB信號線互聯信號線的Z0也總是小于接收器的輸入阻抗ZL.這種阻抗的不匹配就會導致設計系統中信號反射的出現， 并可能引起錯誤的觸發從而導致最終數據的錯誤.
一、信號的反射
1.1 信號的反射
高速PCB板中PCB互聯信號線構成傳輸線，信號在負載端反射的大小取決于傳輸線的Z0和負載ZL之間的差。信號被反射的大小用反射系數Kr來表示負載端的反射系數
** Kr=(ZL-Z0)/ (ZL+Z0)**
對于開路負載,Kr=1對于短路負載，Kr=-1，對于開路和短路負載，信號被100%反射回來了Kr為負值表明被反信號與原信號方向相反。
同樣，信號在源端反射的大小用源端的反射系數
** Ks=(Zs-Z0)/ (Zs+Z0)
**
改變并聯終端匹配電阻的位置的確會給信號質量帶來很大的影響，原因是如果匹配電阻距離接收器很遠， 將有一段可被視為傳輸線的 PCB 連線得不到應有的阻抗匹配，從而導致信號在接收端產生反射現象, 反射到驅動端的信號將再次反射回接收端，這樣就會大大降低了接收端信號的質量。因此并聯匹配電阻應該離接收端較近。將終端匹配電阻放置在傳輸線之后幾乎不會影響其匹配效果。在實際的PCB 設計中，完全可以采取這種做法以盡可能的使匹配電阻的位置接近理想的狀態，這是一種很好的選擇。 串聯終端匹配電阻主要用于吸收從接收端反射回來的信號，由于 接收端輸入阻抗很大，可以視為開路， 所以信號到達接收端時將產生全反射，反射回的信號能量大部分將被驅動端的匹配電阻和驅動器吸收，因而從驅動端二次反射回來的能量很少，故串聯終端匹配電阻適當的遠離接收端放置，不會嚴重的影響接收端的信號質量。
知識拓展二：
http://wenku.baidu.com/view/630e076a25c52cc58bd6be72.html
問題 二：項目案例二發現SD讀寫數據不穩定。
調查：
1、測試插入SD卡或者讀寫數據時候，發現時鐘信號正常，數據信號存在過沖下沖現象；
（如下截圖1、串聯電阻為30歐姆）
2、解決數據過沖問題；
3、串聯150歐姆電阻即OK.
（如下截圖1、串聯電阻為120歐姆）
圖1、匹配電阻為30歐姆
總結：
1、如果傳輸線特性阻抗與負載阻抗不匹配（阻抗不相等）時，在負載端就會產生反射，換句話說阻抗匹配就是傳輸線特性阻抗與負載阻抗相等；
參考公式：Kr=(ZL-Z0)/ (ZL+Z0)； ****Ks=(Zs-Z0)/ (Zs+Z0)
2、傳輸線的特性阻抗是由傳輸線的材料和結構決定的，與傳輸線的長度，信號的幅度、頻率無關，它不能通過歐姆表來測量；
3、關于SD源端和終端的理解：
4、別人總結的：
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作者：老楊(武漢)
由于普通的傳輸線阻抗Z0通常在 50Ω左右，而負載阻抗通常在幾千歐姆到幾十千歐姆。因此，在負載端實現阻抗匹配比較困難。然而，由于信號源端(輸出)阻抗通常比較小，大致為十幾歐姆。因此在源端實現阻抗匹配要容易的多。如果在負載端并接電阻，電阻會吸收部分信號對傳輸不利(我的理解).
當選擇TTL/CMOS標準 24mA驅動電流時，其輸出阻抗大致為13Ω。若傳輸線阻抗Z0=50Ω，那么應該加一個33Ω的源端匹配電阻。13Ω+33Ω=46Ω (近似于50Ω，弱的欠阻尼有助于信號的setup時間)
當選擇其他傳輸標準和驅動電流時，匹配阻抗會有差異。在高速的邏輯和電路設計時，對一些關鍵的信號，如時鐘、控制信號等，我們建議一定要加源端匹配電阻。
這樣接了信號還會從負載端反射回來，因為源端阻抗匹配，反射回來的信號不會再反射回去。
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