電源電路部分結(jié)構(gòu)簡單，但其中有一個(gè)元件是第一次繪制，出現(xiàn)了原理圖和封裝Pin沒有匹配的情況，導(dǎo)致管腳錯(cuò)誤，采用飛線方式解決的問題。這個(gè)錯(cuò)誤特別常見，但總是難以根除的重要原因之一，是正是因?yàn)檫@個(gè)錯(cuò)誤太過于小兒科，我們更容易自我感覺良好。
當(dāng)然，略過一些檢查的步驟，一旦賭注成功，節(jié)省的是檢查電路花費(fèi)的時(shí)間和精力，同時(shí)還可以更早地進(jìn)入到實(shí)際測試。然而，這樣其實(shí)會延長實(shí)際測試的時(shí)間，增大實(shí)際測試時(shí)的調(diào)試難度和工作量。出來混，遲早是要還的。
或許有些錯(cuò)誤因?yàn)榻?jīng)驗(yàn)原因，很難被發(fā)現(xiàn)，那么盡早進(jìn)行實(shí)際測試，也不失為一種方法。但是，對于那些有較大概率發(fā)生的低級的錯(cuò)誤，是可以有效避免的，檢查花費(fèi)的時(shí)間成本應(yīng)該說也是劃算的。
此外，當(dāng)我們面對修改和調(diào)試成本巨大的項(xiàng)目，如芯片設(shè)計(jì)，就必須要有更充足的把握，才能去進(jìn)行實(shí)際測試。否則錯(cuò)誤太多，連修正和調(diào)試的可能性都沒有。
那么，有沒有辦法，利用EDA工具，來很好地避免這些低級錯(cuò)誤呢？理論上當(dāng)然是可以，但我個(gè)人認(rèn)為，不具備可操作性。因時(shí)間篇幅限制這里暫不展開闡述，歡迎大家提出自己的看法。
