- 簡單可編程器件(SPLD)存在的問題
- 陣列容量較小，觸發(fā)器資源不足
- 輸入輸出控制不夠完善，編程不夠方便
- CPLD特點
- 在線可編程，可重復編程、擦除和配置數(shù)據(jù)
- 采用多種存儲器類型E2PROM、FLASH
在系統(tǒng)可編程技術（In-System Programming）
基本原理
串行，五根線組成：數(shù)據(jù)輸出線（SDO），數(shù)據(jù)輸入線（SDI），時鐘線（SCLK），模式控制線（MODE），使能線（/EN）。
- JATG
接口： TMS、TCK、TDI、TDO，分別代表模式、時鐘、數(shù)據(jù)輸入、數(shù)據(jù)輸出。
在系統(tǒng)編程方法
- 非易失性元件的E2CMOS結(jié)構或快閃存儲單元的可編程邏輯器件。靜態(tài)重構
- 易失性元件的SRAM結(jié)構的FPGA器件。動態(tài)重構
方法：
- 利用計算機接口和下載電纜對器件編程
- 利用目標板上的單片機或微處理器對ISP編程
- 多芯片ISP編程
在系統(tǒng)編程優(yōu)越性
多個器件同時編程、簡化生產(chǎn)流程、
Altera可編程邏輯系列器件
MAX架構及器件系列
- MAX7000S
邏輯陣列塊（LAB）
通過可編程互聯(lián)陣列（PIA）相互連接。每個LAB包含16個宏單元
宏單元
由邏輯陣列、乘積項選擇矩陣、可編程寄存器組成。
邏輯陣列為每個宏單元提供五個乘積項
擴展乘積項
實現(xiàn)復雜的邏輯功能
- 共享乘積項：每個宏單元提供一個未投入使用的乘積項，反相后反饋到邏輯陣列中。每個LAB有16個共享乘積項
- 并聯(lián)擴展項：利用宏單元沒有使用的乘積項，
總而言之，一個是在與陣列中添加16個共享的乘積項，另外一個是在或陣列中添加其它宏單元傳到本單元的乘積項。
可編程連線陣列（PIA）
在LAB之間布線。PIA有固定的延時，使得邏輯設計的時序性能預測。
I/O控制塊
配置輸入、輸出或雙向工作方式。
- 配置要點
速度/功耗可編程控制。輸出可接受編程。
FPGA器件
- CPLD與FPGA區(qū)別
- 系統(tǒng)結(jié)構不同，另外FPGA含有高層次的內(nèi)置模塊和內(nèi)置的記憶體
- 集成度不同：CPLD << FPGA（門數(shù)量）
- 應用范圍不同：CPLD邏輯能力強，寄存器少，F(xiàn)PGA邏輯能力弱，寄存器多
- 使用方法不同
- 工作原理
由片內(nèi)的RAM進行編程，掉電后內(nèi)部邏輯關系消失。加電時，EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM。
