一、 STA

時序分析分為動態(tài)時序分析（DTA, Dynamic Timing Analysis)和靜態(tài)時序分析(STA, Static Timing Analysis)。DTA的優(yōu)點是準確(spice), 可以進行功能驗證。缺點是需要激勵，速度很慢。STA的優(yōu)點是運算速度快，缺點是不能進行功能驗證，并且會報出一些false的錯誤。因為DTA太慢，且需要激勵，通常使用STA來進行時序分析。在synthesis和place and route時，都需要STA來保證時序正確。

靜態(tài)時序分析：通過為synthesis計算cell和net組成的path的延時，判斷path延時是否滿足相應時序約束，然后基于path延時，工具從timing library中選擇cells來創(chuàng)建一個滿足timing要求的電路。之所以稱為靜態(tài)時序分析，是由于沒有輸入激勵文件。

STA工具通過讀入Netlist、constraints、Timing library、SDF/SPEF、產生report。SDF文件不能進行noise分析，而SPEF文件可以分析noise。SDF是計算好的pin to pin的delay值(according to spef or other parasitic files)，SPEF是每一條net上的parasitic。

當想參照noise的時候，除了需要知道driving cell的強弱，也需要知道每一條net上面的loading，而sdf只有一個delay值，所以資訊是不夠的，SPEF是STA tools根據RC算一遍延遲等，再分析是不是滿足constraint的要求。sdf是已經算好延遲，STA tools只是分析是不是滿足要求而已。

靜態(tài)時序分析需要計算時序路徑的延時，時序路徑包括兩個基本元素：Timing arc in cells和Timing arcs in nets。Timing arcs是一個假想的弧，用來表示輸入變化導致輸出變化的關系。Timing arc有三個特性分別是unateness、slew和delay。

二、 Timing library

Timing library通常指包含timing, power, noise, function信息的logic library。Timing library為STA提供cells和nets的延時信息。Timing arcs用來體現(xiàn)cells和nets的延時信息。工具通過不同的PVT(process voltage temperature)工作條件下，得到對應的時序信息。目前廣泛使用的格式是library，以.lib作為擴展名。

Timing arcs中包含的unateness、slew和delay特性都可以從timing library中查到。

1. Unateness

表示信號的翻轉和輸入的關系，信號從1到1就是positive unate，從1到0就是negative unate，無關就是nonunate。

圖1 從timing library中查到pin(Y)的unateness為positive_unate

2. Slew

指信號電平翻轉的速度，即從1變0或從0變1的翻轉速度，即是指信號的翻轉率，通常slew=constant/(transition time)。

transition time是指信號從高電平轉化到低電平或者低電平轉化到高電平所花費的時間。Transition time的長短和輸入信號input transition以及output的load有關。上升和下降transition時間都是timing arc的特性，輸入信號和輸出信號都有上升和下降的transition時間。STA工具是通過slew的閾值來計算輸入的transition時間。

Slew的閾值可以在timing library中定義，輸入的上升和下降時間是通過slew的閾值來計算的。 如圖2?lib中的index_1是指input transition時間，index_2是指output load值。

圖2 pin transtion

3. Delay

Delay分為cell delay和net delay，cell delay指信號從輸入到輸出的時間。Net delay指信號從net的起始點到終點的時間。

Cell delay：Cell中的晶體管需要一定的時間來開關，因此cell的input的改變需要一定的時間才能使得output改變。

Net delay：Net延時是指信號剛傳到net上到信號到達這條net的loads的時間。

圖3中threshold指從10%到90%或從90%到10%的時間，input_threshold到50%時認為信號到了input端，output_threshold到50%時認為信號到達output端，input_threshold 50%到ouput_threshold 50%之間既是cell delay。

圖3 delay calculation

Delay(power和timing checks也是使用查找表)和input transition(即slew)和load(即output capacitance)相關，并不是線性的而是離散的點，因此需要用查找表(look up table)查這些值，如圖4。

圖4 Two dimensional model

4. Timing Library內容

下面就是Timing library的內容，如圖5，紅框內表示library和delay model，這里是一個非線性的delay model即查找表table_lookup。籃筐表示各種單位，綠框表示threshold和slew的電路傳輸時間和信號轉換時間的電壓百分比，橙框表示PVT。

圖5 timing libary

Library中也會有default_cell_leakage_power, fanout_load, inout_pin_cap, leakage_power_density等描述漏電功耗，扇出負載和端口電容。以及voltage_map(VDD,0.935), voltage_map(VSS,0)等表示電源和地的電壓信息。

在operation_conditions中會描述實際應用中cell所處的工藝/溫度/電壓：如pross:1, temperature:125, voltage:0.765。也有查找表的二位時序延時模板，二維功耗模板，內部功耗模板等。

圖6 power查找表模板

5．Cell部分的library

接下來是cell部分，每個cell都有一個footprint名對應，一個footprint代表一組cells，相同footprint不同cells間的驅動能力可能不同，在進行優(yōu)化的時候，只有同一類的cell才能進行優(yōu)化。

圖7 cell library

圖8、圖9是輸入輸出pin的屬性，包含capacitance，direction等信息。

圖8 input pin屬性

圖9 output pin屬性

如圖10也可以查到cell的timing sense，type及cell delay、transition等。

圖10 cell timing_sense、timing_type

三、 wire delay

1. wire delay和WLM

wire delay：互連線延時是由于互連線電阻電容引起的，互連線延時也叫wire delay和net delay。Wire delay分兩種，一種是繞線后，由工具抽出互連線的R和C，計算出線的延時；另一種是繞線前，通過wire load model來估算出wire delay。在net中，所有的timing arcs都是positive unate，net delay的計算通常也是從input threshold的50%到output threshold的50%。

Wire load model：WLMs是基于net的fanout和長度來評估R和C(可以代表百分之九十的nets)，為工具提供一個繞線前評估方法。Wire load models的特點：統(tǒng)計學的，基于最近的校準面積計算的，選擇合適的wire load model過程非常繁瑣，就算是定制的wire load model,精準度也是很難說的。

2. 如何計算WLM的wire delay？

首先看block的area，從wire load的table中，選擇block的area包含net的area的WLM。基于net的fanout，使用WLM估算net的length。使用電容乘數(CM)和電阻乘數(RM)來決定net的實際RC值。

公式如下：Cnet=CM*length、Rnet=RM

或

互聯(lián)線長度 = 扇出1對應的互聯(lián)線長度+(3-1)x slope

互聯(lián)線電容 = 互聯(lián)線長度 x 互聯(lián)線單位電容值

互聯(lián)線電阻 = 互聯(lián)線長度 x 互聯(lián)線單位電阻值

互聯(lián)線面積 = 互聯(lián)線長度 x 互聯(lián)線單位長度面積值

3. 計算net的delay：Delay=Rnet*Cnet

WLM in library:

WLM包含resistance/cap/area/slope/fanout_length等

圖11 wire load lib

Wire load可以從lib中選擇不同種類，一般有zero,small,medium,large,huge等。以Wire load small為例，計算net的RC：

CM=0.0001895、RM=0.009、Slope=5.1

對于length大于1，STA工具使用slope來線性計算對應的fanout的length值

Length=7.65+slope*(fanout-1)

Delay = length*0.009*0.0001895

4. 圖12有capacitance、fanout與block size的關系

圖12 block size與cap、fanout關系

5. SDF、SPEF、WLM何時使用

5.1 SDF工具抽出來的延時信息，可以直接反標到電路上，可以被工具讀取，一般用于前端仿真。

5.2 SPEF抽取net的RC值，為STA計算net delay提供RC，一般用于timing signoff

5.3 WLM估算net的RC值，為STA計算net delay提供RC，用于實際繞線前。

6. Setup、hold

Setup、hold基礎知識就不介紹了。

對于SDC最后生成的report中有一些概念說明一下：

Endpoint：時序路徑的信號接收的時序單元，一個endpoint可能對應多個startpoint點。

Startpoint： 時序路徑的信號的發(fā)射單元，一個startpoint 點可以對應多個endpoint 點。

other End Arrival Time: 0.353,從clk到dff_out/ck的時間。

setup：0.063 ，library setup，可以從timing library 中直接查到，這個值和input transition有關。

Phase shift：1000.000，暫時理解為周期(capture clock 的時鐘沿的調整)。

uncertainty: sdc 中通過set_clock_uncertainty 設置。

Required Time: 899.905,要求數據從clk到dff_Out/D 的最大時間。

Arrival Time: 0.503，從clk到dff_out/D的時間。

Slack Time: 899.786，Required Time - Arrival Time。

Hold：0.050 ，library setup，可以從timing library 中直接查到，這個值和input transition有關。

四、 SDC約束

SDC約束一般分為工作環(huán)境、設計規(guī)則、系統(tǒng)接口、時序例外、時序類、power?6類約束。

1. 工作環(huán)境約束

set_operating_conditions、set_wire_load_mode、set_wire_load_model、set_wire_load_selection_group

Set_operating_conditions：指定timing library

wire load mode是為跨層次互聯(lián)線選擇線負載模型的方法。對于多層次設計，注意不同層次的子設計可以與父設計有不同線負載模型，這時除了需要決定某一層次采用何種wire load model，還需要確定對跨越不同層次的net采用何種wire load model。Wire load mode共有三種：TOP、enclosed 和segmented，下圖給出了三種模式比較示意，design A和design B間的互聯(lián)線，且不同層級使用的WLM是不同的。在top模式下，選用50x50 model；在enclosed模式下，選用40x40 model；在segmented模式下，分段選用model。

圖13 wire load mode

2. 設計規(guī)則約束包括set_max_capacitance、set_max_fanout、set_max_transition、set_min_capacitance。

3. 系統(tǒng)接口約束包括set_drive、set_driving_cell、set_load、set_fanout_load、set_input_transition。

4. 時序類約束包括create_clock、create_generated_clock、set_clock_latency/set_clock_groups/set_clock_sense、set_timing_derate、set_propagated_clock、set_clock_uncertainty(加入margin)、set_input_delay/set_output_delay等。

Timing_derate指人為的把一些timing path設快或設慢。

5. 時序例外約束包括set_false_path、set_min_delay/set_max_delay、set_multicycle_path、set_disable_timing、set_case_analysis。

6. power約束包括set_max_dynamic_power、set_max_leakage_pwer。

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