發簡信
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vivado中BUFG和BUFGCE使用
來源：https://blog.csdn.net/lv0817/article/details/70214595 1.BUFG,IBUFG的說明...
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FPGA基礎之邏輯單元（LE or CLB）的基本結構轉載：https://blog.csdn.net/lg2lh/article/details/39083537轉載： https://blog....
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ASIC轉FPGA
1.目標 將ASIC設計代碼做一定轉換，變成FPGA的輸入，供FPGA原型驗證使用。 2.ASIC轉FPGA基本原理 ASIC和FPGA的物理結...
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Pseudo Code 偽代碼
偽代碼（pseudocode）是一種算法描述語言，能夠使被描述的算法能夠被各種編程語言實現，作用可以參考數學里的公式；偽代碼必須可讀性好，結構清...
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術語pin、port、pad的區別
要把設計里的net拉到外部進行封裝，因為線條的寬度太細，不能承受焊接壓力，需要先把net焊接到一個較大的金屬塊上，這個較大的金屬塊就是pad，p...
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shell學習筆記四.md
1.字段拼接${} 2.取一個文件的存儲路徑：dirname；取一個文件名（去后綴）basename 3.退出狀態 4.文件描述符 5.stty...
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異步fifo設計中的一些疑惑
自己在看Vijay A.Nebhrajani關于異步fifo結構文章時，存在的兩個疑惑，在這里記錄一下. 困惑：讀寫時鐘肯定會有快慢關系的存在，...
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同步fifo設計1.同步fifo的功能點 當fifo寫滿的時候，輸出滿標志.當fifo讀空的時候，輸出空標志.寫滿之后不能繼續寫，即有滿標志，禁止向ram寫入數...
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跨時鐘域設計1. 基本概念 什么是亞穩態亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也...