發簡信
IP屬地：澳門
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測周法實現位同步時鐘的提取1、M序列產生電路 M序列產生以移位寄存器為基礎，每次輸出移位寄存器的最后一位，并更新數值，從而形成偽隨機序列。
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Altera——FIR IP核使用詳情在許多數字系統中都使用信號濾波技術來消除噪聲、頻譜整形或信號檢測與分析。FIR是最常用的一種濾波器，使用Altera IP核可以快速的生成符合設...
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Altera——NCO IP核詳解數控振蕩器（NCO）是Altera提供的可以方便的生成離散正弦（余弦）波形的IP核，在多個場景中有著重要的應用。但由于內部結構復雜，接口過多，數...
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【已解決】使用Quartus生成IP核時卡在top—level在使用IP核時若卡在了“Generating Megacore function top-level”這里，無法繼續 不要關閉生成界面。打開資源...
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用VHDL編寫簡單的按鍵消抖程序
一般按鍵延時在20ms左右，根據時鐘頻率決定你的計數范圍。程序非常簡單，但經常用到，對于FPGA初學者要好好學習這部分。
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用VHDL編寫任意占空比方波信號輸出
一個比較實用的小程序，在很多地方可以用到，實測可用。
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基于FPGA的簡易數字信號分析儀（眼圖）的設計此題曾為全國大學生電子設計競賽題目，我將其簡化，省略了模擬電路部分，用FPGA簡單實現眼圖效果，重在學習m序列的產生和時鐘恢復的VHDL代碼實現...
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基于FPGA的等精度數字頻率計設計從原理圖我們可以看到，當en變化時，實際閘門信號finish（start）待檢測到待測頻率上升沿時才會變化，這就保證了在閘門信號內，我們測量的是...
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基于VHDL的輸出長度可變的SPI通信模塊
在電子設計中，通常我們會遇到FPGA和MCU聯合開發的問題，而SPI是一種用于二者通信的好方式。在本代碼中，并行輸入可變長度的數據，串行輸出，實...