ARM體系CPU工作模式概述

1、ARM體系CPU的工作模式

CPU的工作模式

什么叫做cpu的工作模式?答:cpu行為的一般方式。在arm體系的cpu中,支持如下圖中的7種模式。大多數(shù)的應(yīng)用程序運(yùn)行在 User mode,在該模式下,處理器不能直接獲取那些受到保護(hù)的資源,也不能自由地進(jìn)行模式切換,所以User mode被稱為非特權(quán)模式,除了用戶模式之外其他的模式都是特權(quán)模式。如下圖:


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每種工作模式可以使用的資源資源

在User和System模式下,所有的寄存器都是共用的,也就是說當(dāng)進(jìn)入這個(gè)模式之后操縱的寄存器都是同一個(gè)寄存器,另外幾種模式都有自己的備份寄存器。例如Fast interrupt(FIQ)模式中,有R8-R14備份寄存器,當(dāng)進(jìn)入FIQ中斷模式之前不需要特意防止中斷程序會(huì)修改R8-R14,而在堆棧中保存這幾個(gè)寄存器。


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CPSR和SPSR

CPSR(程序狀態(tài)寄存器)是一個(gè)與cpu工作模式切換,程序跳轉(zhuǎn)相關(guān)的32位寄存器,有很多指令都和這個(gè)寄存器有有關(guān)。下圖是寄存器的各個(gè)位的表述。


image
bit 位定義
N、Z、C、V 條件標(biāo)志位,程序中大多數(shù)的指令依賴這些標(biāo)志位例如cmp指令
A 置1 禁止Abort異常
I 置1 禁用IRQ中斷
F 置1 禁用FRQ中斷
T 決定cpu工作狀態(tài),工作在ARM模式,還是Thumb模式(ARM狀態(tài)下使用的指令是32位,thumb模式下,使用的指令是16位)
E 數(shù)據(jù)是大端存儲(chǔ)還是小端存儲(chǔ)
M[4:0] 這些位決定處理器的工作模式和訪問的資源如表TableA2-1

2、CPU模式切換

通常在User mode下,無(wú)法自由的切換模式的,只有在異常發(fā)生后可以通過修改CPSR的低5位的值進(jìn)入其他特權(quán)模式
當(dāng)一個(gè)異常發(fā)生后,cpu把上一個(gè)模式下即將執(zhí)行的下一條指令的地址保存在該模式中的R14(LR寄存器)中,復(fù)制上個(gè)模式的cpsr到該模式下的spsr(保護(hù)程序狀態(tài)寄存器),修改cpsr的對(duì)應(yīng)位為該模式,將要執(zhí)行的中斷向量的地址放入R15(PC寄存器), 待執(zhí)行完成后退出異常模式,恢復(fù)上一個(gè)模式的cpsr寄存器, 將R14寄存器的值適當(dāng)?shù)販p去一個(gè)值賦予R15,該值可以查看ARM architecture Reference.下面就是一個(gè)SWI中斷進(jìn)入svc模式的例子:


R14_svc = 在SWI指令之后的下一條指令的地址

SPSR_svc = CPSR  /*保存程序狀態(tài)寄存器*/

CPSR[4:0] = 0b10011        /*進(jìn)入svc模式*/

CPSR[5] = 0         /*arm狀態(tài),執(zhí)行的是arm指令*/

CPSR[7] = 1  /*失能IRQ中斷*/

PC = 0x00000008  /*SWI中斷向量的地址*/

退出時(shí):


movs pc, R14

3、處理異常程序的編寫

在arm cpu中,異常向量的地址是固定的,通常在存放在程序最開始的地址中,例如

_start:
    b reset    
    b undef   
    b swi

在執(zhí)行一個(gè)未定義的語(yǔ)句時(shí),例如 .word deadC0de會(huì)產(chǎn)生一個(gè)異常,cpu的程序執(zhí)行指針,會(huì)跳轉(zhuǎn)到異常向量unf的地址0x04的位置,也就是執(zhí)行b do_undef這條語(yǔ)句,

undef:
    b do_undef

do_undef:
     /*設(shè)置undefine模式的堆棧*/
     ldr sp, =0x34000000
     /*保護(hù)現(xiàn)場(chǎng)*/
     stmdb  sp!, {R0-R12, lr}    
     /*執(zhí)行處理異常的函數(shù)*/
     bl undefine_handle
     /*恢復(fù)現(xiàn)場(chǎng),^恢復(fù)上一個(gè)模式的cpsr,且將pc指針指向上一個(gè)模式被打斷的位置*/
     ldmia  sp!, {R0-R12, pc}^

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