VTR CAD 流程
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- Odin II將Verilog硬件描述語言轉換為代表異構塊的邏輯門和黑盒組成的扁平網表。
- ABC synthesis package 用于執行每個獨立電路的邏輯優化，然后每個電路被映射到LUTs和觸發器。ABC的輸出是一個==LUTs==，==觸發器==和==黑盒==的.blif格式網表。
- VPR將這個網表打包成更粗糙的邏輯塊，放置到電路中，并給其規劃布線。為每個階段生成輸出文件。VPR將產生各種統計數據，例如完成布線所需的最小通道數、總線長度、電路速度、面積和功率。
這個CDA為眾多的設計提供了可能，可以使用其他高級的綜合工具來生成用于ABC的.blif文件。另外還可以使用不同的ABC邏輯優化器和技術映射器。只需要將用戶的技術映射器的輸出網表放入.blif格式文件中并將其輸出到VPR。
或者，萬一用戶感興趣的邏輯快不受VPR支持用戶的CAD流程可以通過以.net格式輸出邏輯塊的網表來完全繞過VPR打包器。VPR可以放置和布局任何類型的邏輯塊網表。用戶只需要創建網表并在FPGA體系結構描述文件中描述邏輯塊。
VPR 還支持時許分析和功耗估計。
設計流程:
- Odin II（邏輯合成）
- ABC（邏輯優化和技術映射）
- VPR（打包、布線）
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