PLL是Phase Locked Loop的縮寫，指的是鎖相環，在電子和集成電路方面的使用略有不同；

第一次聽說PLL是在大學的時候參加TI舉辦的電子設計大賽，當時的設計主要是利用了一個面包板，記得設計了簡單的低通濾波器和帶通濾波器，然后采用了兩個精密電阻（聽說一個電阻都要好幾塊），然后稍微編了點程序，主要實現的功能是可以生成幾種波形，可以選定的生成波形，可以改變幅度，頻率，相位，并將波形和具體的參數顯示到開發板的顯示器上。

PLL主要有三部分組成，鑒相器PD（Phase Detector），環路濾波器LP(Loop Filter)，壓控振蕩器VCO（Voltage Controlled Oscillator），鎖相環中的鑒相器又稱為相位比較器，他的主要作用是檢測輸入信號和輸出信號的相位差，并將檢測出的相位差信號轉換成uD（t）電壓信號輸出，該信號經低通濾波器濾波后形成壓控振蕩器的控制電壓uC（t），對振蕩器輸出信號的頻率實施控制。

PLL主要是用在比較精密的對時鐘要求比較嚴格的地方，PLL大概包括全數字電路PLL：ADPLL,部分數字電路的DPLL，模擬電路組成的linear PLL和軟件實現的software PLL，相應的性能總體來說模擬電路的PLL各方面性能最好，而軟件實現的則最差。這幾種PLL的區別，除卻軟件PLL是采用編寫代碼的之外，前三種主要是電路構成方面的不同，就是上述的PLL的組成的三部分略有不同或者完全不同。

PLL的性能指標主要包括：鎖定時間（Locked time），也被稱為平均捕獲時間，是指從上電到相位鎖定所需時間的平均值；鎖定精度，是指相位鎖定情況下的相差的平均值，指的是允許的最小差值；相位抖動(jitter)，是指行為鎖定情況下的輸出的相位的變化的相位差的平均值。

PLL是芯片中很重要的一部分，可以實現數字系統的位同步，載頻回復，調頻解調，相干接收等，通常每個芯片中都會有很多PLL構成，因為一個芯片中可能有很多不同頻率的電路組成，這些電路的頻率之間也可能沒有太大的關聯，因此一個芯片中往往會有很多PLL部分。

另外，PLL的時鐘抖動jitter，是后端設計中一個很關鍵的部分，因為后端設計的時候會有生成時鐘樹的部分，然后每一個寄存器都是有相應的clk接入點的，相應的在分析時序的時候就會把時鐘抖動jitter考慮在內，因為時鐘抖動無法確定抖動具體方向，因為它是隨機的，所以只能采用最悲觀的方式來分析時序路徑，在最慢的路徑上加上最大的jitter，最快的路徑上去掉jitter，在這種情況下滿足時序收斂的問題才能保證芯片的時序是收斂的。

所以設計一個好的PLL對一個芯片來說至關重要，因為如果產生頻率的時鐘出現了問題，不要指望通過后續的步驟來修復它，最終的結果必然是失敗。