實(shí)驗(yàn)報(bào)告來自電子科技大學(xué)中山學(xué)院 _ 數(shù)字邏輯電路設(shè)計(jì)課程

1.實(shí)驗(yàn)?zāi)康呐c要求

通過實(shí)驗(yàn)，能夠掌握加法器和數(shù)據(jù)選擇器的原理和應(yīng)用。

2.實(shí)驗(yàn)設(shè)備

• 硬件：PC機(jī) 一臺(tái)
  數(shù)字電路實(shí)驗(yàn)教學(xué)平臺(tái) 一臺(tái)
• 軟件：Quartus II 集成開發(fā)環(huán)境

3.實(shí)驗(yàn)內(nèi)容

(1) 運(yùn)用7483實(shí)現(xiàn)4位以內(nèi)二進(jìn)制加法;
(2) 利用比較器(7485)實(shí)現(xiàn)4位二進(jìn)制數(shù)的比較。

4.實(shí)驗(yàn)預(yù)習(xí)要求

(1) 仔細(xì)閱讀課本第二章的加法器和比較器，理解加法器和比較器的原理和功能。

5.實(shí)驗(yàn)原理

(1) 7483是具有先行進(jìn)位功能的4位進(jìn)制全加器，7483的邏輯符號(hào)如圖2.1所示。實(shí)現(xiàn)2個(gè)3位二進(jìn)制數(shù)相加，只要將2個(gè)加數(shù)分別置于A2A1A0和 B2B1B0，并將A3、B3和C0置“0”，相加的結(jié)果是4位以內(nèi)的二進(jìn)制數(shù)，在S3S2S1S0上輸出，輸出結(jié)果通過4個(gè)LED燈顯示。在實(shí)驗(yàn)過程2個(gè)加數(shù)A2A1A0和 B2B1B0，可以通過VCC或者GND設(shè)置成高電平或者低電平，也可以通過撥碼開關(guān)設(shè)置加數(shù)。

圖2.1 7483 邏輯符號(hào)

(2) 數(shù)值比較器簡稱比較器，用于比較2個(gè)數(shù)的大小，并給出“大于”、“小于”和“等于”三種比較結(jié)果。2個(gè)多位進(jìn)制數(shù)比較大小的典型方法是從高位開始，逐位比較，若高位不同，則結(jié)果立現(xiàn)，不必再對(duì)低位進(jìn)行比較；若高位相等，則比較結(jié)果由低位的比較位的比較結(jié)果決定。如圖2.2所示為采用并行比較結(jié)構(gòu)的4位二進(jìn)制數(shù)比較器7485的邏輯符號(hào)，其功能表如表2.1所示。

表 2.1 7485 功能表

參加比較的2個(gè)4位二進(jìn)數(shù)A2A1A0和 B2B1B0可以通過VCC或者GND設(shè)置成高電平或者低電平，也可以通過撥碼開關(guān)設(shè)置加數(shù)。結(jié)果可以通過接在ALBO、AEBO、AGBO的LED燈亮暗狀態(tài)反映出來。

圖2.2 7485 邏輯符號(hào)

在數(shù)字電路實(shí)驗(yàn)教學(xué)平臺(tái)各個(gè)LED管對(duì)應(yīng)的FPGA控制管腳如表2.1所示：
在數(shù)字電路實(shí)驗(yàn)教學(xué)平臺(tái)各個(gè)LED管對(duì)應(yīng)的FPGA控制管腳如表1.1所示：
表1.1 各LED管對(duì)應(yīng)的FPGA控制管腳

撥碼開關(guān)對(duì)應(yīng)的FPGA控制管腳表1.2所示：
表1.2 撥碼開關(guān)對(duì)應(yīng)控制管腳

6.實(shí)驗(yàn)步驟

(1) 啟動(dòng)Quartus II ，利用建立工程向?qū)Ы⒁粋€(gè)工程文件。
(2) 選擇File->New->Block Diagram/Schematic,建立一個(gè)原理圖輸入文件。
(3) 雙擊原理圖空白處，輸入所要添加的器件(7483、7485)，然后設(shè)置引腳的輸入、輸出值，編譯通過后對(duì)引腳進(jìn)行IO分配。
(4) 把編譯成功的文件下載到核心板上，觀察結(jié)果。

實(shí)驗(yàn)二 組合邏輯電路應(yīng)用——加法器、比較器

實(shí)驗(yàn)筆記：

• 7483的C0端為進(jìn)位輸入端，即AB計(jì)算后的結(jié)果還要加上這一位
• 7483的C4端為進(jìn)位輸出端，即AB+C0計(jì)算后的結(jié)果若有溢出，則通過這一位輸出。

基礎(chǔ)實(shí)驗(yàn)

0.測(cè)試電路。

1.利用7483設(shè)計(jì)4位以內(nèi)的加法器，請(qǐng)給出實(shí)驗(yàn)電路，并根據(jù)表1要求填寫輸出結(jié)果。
答：如圖1-1所示。

圖1-1 使用7483加法器對(duì)2個(gè)3位二進(jìn)制數(shù)相加

表1-2 7483實(shí)現(xiàn)4位內(nèi)的二進(jìn)制加法

2.給出7485實(shí)現(xiàn)4位二進(jìn)制比較器的電路圖，分析其工作原理。
答：如圖2-1所示。

圖2-1 7485實(shí)現(xiàn)4位比較器電路圖

工作原理：當(dāng)參加比較的2個(gè)4位二進(jìn)制數(shù)A3_A0和B3B0的高位不等時(shí)，比較結(jié)果就由高位確定，低位和級(jí)聯(lián)輸入的取值不起作用；高位相等時(shí)，比較結(jié)果由低位確定；當(dāng)2個(gè)4位二進(jìn)制數(shù)相等時(shí)，比較結(jié)果由級(jí)聯(lián)輸入決定。

提高實(shí)驗(yàn)

1.請(qǐng)?jiān)O(shè)計(jì)一個(gè)電路，輸入8421BCD碼，輸出余3碼。

答：如圖3-1所示。

圖3-1 使用7483將8421BCD碼轉(zhuǎn)換為余3碼

2.請(qǐng)?jiān)O(shè)計(jì)一個(gè)電路，實(shí)現(xiàn)7-5=？的運(yùn)算功能電路
答：如圖3-2所示。

圖3-2 7483實(shí)現(xiàn)7-5=?

高級(jí)實(shí)驗(yàn)

有X Y Z三路信號(hào)輸入，請(qǐng)用7485設(shè)計(jì)一個(gè)電路,要求按分如下情況通過一管腳輸出信號(hào)。

• 當(dāng)7485的輸入端輸入 A>B 時(shí)輸出X信號(hào)
• 當(dāng)7485的輸入端輸入 A=B 時(shí)輸出Y信號(hào)
• 當(dāng)7485的輸入端輸入 A<B 時(shí)輸出Z信號(hào)

請(qǐng)給出電路設(shè)計(jì)方案，并說明原理。
答：如圖4-1所示。

圖4-1 7485加邏輯門

通過與門和或門完成對(duì)信號(hào)的選擇。