1 JESD204B協(xié)議簡(jiǎn)介

2011年7月，第二次修訂后的版本發(fā)布，稱(chēng)為JESD204B，即當(dāng)前版本。修訂后的標(biāo)準(zhǔn)中，其中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。另外，對(duì)數(shù)據(jù)速率的支持上升到了12.5 Gbps，并分成設(shè)備的不同速度等級(jí)。此修訂版標(biāo)準(zhǔn)使用設(shè)備時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。

2 JESD204B的三個(gè)子類(lèi)

1. 子類(lèi)0：不支持確定性延遲，無(wú)需外部型號(hào)進(jìn)行同步，可以認(rèn)為是對(duì)之前版本的兼容。
2. 子類(lèi)1：支持確定性延遲，使用SYSREF信號(hào)進(jìn)行設(shè)備時(shí)鐘同步，適用500Mhz以上的采樣速率。
3. 子類(lèi)2：支持確定性延遲，使用SYNCb信號(hào)進(jìn)行設(shè)備時(shí)鐘同步，適用500Mhz以下的采用率。

3 確定性延時(shí)

3.1什么是確定性延時(shí)

確定性延時(shí)就是數(shù)據(jù)接收器（例：FPGA母板）到數(shù)據(jù)轉(zhuǎn)換器（例：ADC）數(shù)據(jù)鏈路的延時(shí)。由于數(shù)據(jù)轉(zhuǎn)換器的特性，數(shù)據(jù)鏈路的長(zhǎng)短不同，不同器件的確定性延遲會(huì)不同。

在ADC中，確定性延時(shí)被定義為輸入信號(hào)采樣邊沿的時(shí)刻直至轉(zhuǎn)換器輸出數(shù)字這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。

JESD204B協(xié)議能夠確定系統(tǒng)中每一個(gè)轉(zhuǎn)換器的確定性延遲，正確利用該特性便可以在單系統(tǒng)中針對(duì)多個(gè)ADC創(chuàng)建同步或交錯(cuò)采樣系統(tǒng)。

3.2確定性延時(shí)如何作用多個(gè)采樣對(duì)齊

|名稱(chēng)|描述|
| ------------- |:-------------:| -----:|
|CLK|設(shè)備時(shí)鐘，倍頻后為采樣時(shí)鐘|
|SYSREF|同步參考時(shí)鐘|
|FRAME |CLK幀時(shí)鐘|
|MULTI-FRAME CLK| 多幀時(shí)鐘|

注：CLK，F(xiàn)RAME CLK，MULTI-FRAME CLK必為同源時(shí)鐘，而SYSREF也推薦與以上時(shí)鐘同源。

如圖所示：
首先由FPGA或時(shí)鐘芯片產(chǎn)生一個(gè)SYSREF信號(hào)，發(fā)送器會(huì)將內(nèi)部時(shí)鐘對(duì)齊，即SYSREF上升沿后的第一個(gè)CLK時(shí)鐘上升沿處產(chǎn)生FRAME CLK， MULTI-FRAME CLK時(shí)鐘。并開(kāi)始發(fā)送數(shù)據(jù)。（SYSREF同時(shí)還有同步采樣的功能）
如果有多路數(shù)據(jù)鏈，我們?cè)诮邮斩藭?huì)接收到這樣的數(shù)據(jù)：

由于確定性延遲的不同，雖然各個(gè)器件同時(shí)開(kāi)始采樣（認(rèn)為使用同一款A(yù)DC），但是由于種種因素，接收端收到的數(shù)據(jù)并不是對(duì)齊的。
但是，在JESD204B的協(xié)議中，每次對(duì)齊的并不是一幀數(shù)據(jù)，而是多幀組成的多幀數(shù)據(jù)。并且每一個(gè)多幀數(shù)據(jù)的邊界都被多幀標(biāo)識(shí)符標(biāo)記了，所以可以利用數(shù)據(jù)緩沖器，將同一個(gè)時(shí)刻的數(shù)據(jù)對(duì)齊。
如下圖：

因?yàn)镴ESD204B這樣的對(duì)齊方式，在設(shè)計(jì)時(shí)要注意，最早到達(dá)的數(shù)據(jù)，和最晚到達(dá)的數(shù)據(jù)之間時(shí)差不能大于一個(gè)多幀時(shí)鐘周期，一旦大于，就無(wú)法對(duì)齊了。
通常，多幀時(shí)鐘持續(xù)時(shí)間為采樣時(shí)鐘周期的數(shù)十倍，還能夠通過(guò)設(shè)置改變參數(shù)變量。
除此以外，在SYSREF時(shí)鐘上升沿到來(lái)的時(shí)刻，如果有多路ADC，那么這些ADC將會(huì)下SYSREF時(shí)鐘上升沿后的第一個(gè)采樣時(shí)鐘的上升沿開(kāi)始同步采樣，如下圖：

4 子類(lèi)1具體工作時(shí)序

1. 由時(shí)鐘芯片或FPGA產(chǎn)生SYSREF信號(hào)，并利用該信號(hào)對(duì)齊ADC內(nèi)部所有時(shí)鐘。SYSREF信號(hào)可以是一次脈沖，也可以是間斷的周期信號(hào)，也可以是周期信號(hào)。在周期信號(hào)或間斷周期信號(hào)的情況下，為了防止SYSREF信號(hào)出現(xiàn)在多幀時(shí)鐘中間，SYSREF信號(hào)必須是多幀時(shí)鐘周期的整數(shù)倍。由于周期SYSREF信號(hào)對(duì)數(shù)據(jù)轉(zhuǎn)換器有很大的影響，所以SYSREF信號(hào)通常在同步建立后被關(guān)掉。（周期SYSREF信號(hào)會(huì)影響采樣率）
2. 一旦鏈接建立，接收端會(huì)通過(guò)拉低SYNCb信號(hào)請(qǐng)求code group synchronization（CGS，就是一個(gè)特定的字符）。
3. 一旦接收端成功解碼4個(gè)K28.5字符，就會(huì)將SYNCb信號(hào)拉高。之后再下一個(gè)LMFC邊緣，發(fā)送ILA（鏈路對(duì)齊初始化），實(shí)現(xiàn)確定性延時(shí)的測(cè)量，并對(duì)齊多幀數(shù)據(jù)。

5 設(shè)計(jì)要求

如下圖所示：

1. 所有的Device Clocks必須同源，SYSREF也推薦同源，尤其是當(dāng)SYSREF為周期或間斷周期信號(hào)時(shí)。
2. 所有的Device Clocks， SYSREF信號(hào)線必須等長(zhǎng)，而各個(gè)數(shù)據(jù)鏈路則沒(méi)有要求。